异步复位同步释放 – 鱼游时光

异步复位同步释放 – 鱼游时光

率先至于一下同一合拍重新安装与异步重新安装的分别。

同一合拍重新安装隐含重新安装发出信号最适当的在破产O时任务。,而异步重新安装则是即时见效,这与计时器有关。异步重新安装的利润是生涯快。

再产生谈一下为什么FPGA设计中要用异步重新安装同一合拍宽慰。

重新安装发出信号宽慰:

  • 朕晓得,DFF的D端和CLK端暗做成某事时期相干为常数。,此约束越过SETU递送 时期和抚养 time来 check。即D端的datum的复数漏过的合拍要与clk端的计时器破产沿(或许瀑布沿)跳变要错开,假使这两个登上挤入,朕不克不及干杯DFF能对精密的datum的复数举行抽样。,在此时期点设置/抚养不愉快 time请求,会亚稳态的产生,朕采样的datum的复数可能性是不稳固亲密的社会地位的值。,这不是朕几何平均的datum的复数。。
  • 与此相似,异步重新安装端与clk端暗中也在着相似的时序约束相干,为了正确波动地sample到异步重新安装端的reset发出信号,朕请求reset发出信号在clk破产沿(或许瀑布沿)跳变的前后长度时期内抚养波动,不要跳变。CLK登上优势不得已波动优于的最短时期称为回复。 time,CLK登上后的最短时期称为移除。 time。假使重拨发出信号在此时期窗口中登上,不明确reset终于有缺勤宽慰成(相似setup+hold时期窗口内,datum的复数漏过,亚稳态的产生,示例获取的值是不稳固的亲密的社会地位值。在集成线路设计一道菜中,朕将 recovery和removal time的,假使不愉快,朕会越过规划架线的整洁的(后端的整洁的)让线路目录这时授权(根本要素执意让reset跳变沿和clk跳变沿错开);而是大约FPGA的设计,朕普通不采取异步宽慰的方式,由于FPGA的规划和架线几乎缺勤整洁的的空的空间或地点,相大约IC设计,FPGA后端的规划和架线大抵是越过器期末考试阶段的。,因而朕很难整洁的规划和架线来目录这时请求,因而朕普通就会最接近的用异步重新安装同一合拍宽慰的方式来让reset跳变沿和clk跳变沿错开。

期末考试,朕来谈谈同一合拍数字线路的设置/抚养 timing 反省的实质。

同一合拍数字线路的根本单元是两级DFF,亲密的是一组结成逻辑,datum的复数由CLK把持,逐步加背书于,自然,在播送一道菜中,越过复合逻辑举行datum的复数处置和替换;但在重要性有关全球大局的里,结成逻辑不得已是Burre,诸如data越过嵌上的处置随后预备越过DFF递送到紧接在后的单元的时辰,怎样确保二级DFF采取波动可靠的人的DAT?,而不是亲密的的datum的复数?!(比如),拨款朕这边的datum的复数是第一8位飞机发出信号,触摸前,1111_,越过结成逻辑处置完随后朕认为会发生发展成1111_1111;朕晓得期末考试四位从0变为1需求时期,由于规划和Wirin,不克不及同时将4位从0更反倒1,必然有钻头先兆体,某些位在1随后转变;也执意说,在从1111_0000变为1111_1111的一道菜中,可能性会在1111_1000/1111_1100/1111_1101/…附加的人如此的亲密的态datum的复数,当datum的复数还在亲密的时,朕无法对其举行采样,要不然,朕得不到要求值,朕实践设置/抚养 时期干杯,即:假使线路做成某事买到DFF都已设置/hol 时期可以目录,表现data抵达D端的时期比clk跳变沿合拍超越了setup时期(不然,假使设置 抚养时期windo做成某事datum的复数仍在交换,不得已有设置/抚养 timing VIO),如此,朕查过了 买到DFF的设置/保存 timing来间接地干杯买到DFF采到的值都是越过结成逻辑处置而且处置完成或结束随后波动可靠的人的值。(更正确地说,越过抚养 timing check来干杯sample到的值是越过结成逻辑处置随后的值而不是上一笔的data,越过设置 time来干杯sample到的是越过结成逻辑处置完成或结束随后而且波动着陆的值)

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