异步复位同步释放 – 鱼游时光

异步复位同步释放 – 鱼游时光

率先至于一下同时在的重新安置与异步重新安置的分别。

同时在的重新安置等比中数重新安置发信号最适当的在攀登O时任务。,而异步重新安置则是即时见效,这与仪表有关。异步重新安置的增加是速快。

重现谈一下为什么FPGA设计中要用异步重新安置同时在的放开。

重新安置发信号放开:

  • 朕确信,DFF的D端和CLK端当中间的时期相干为常数。,此约束检查SETU转让 时期和包含 time来 check。即D端的记载不做的拨准的快慢要与clk端的仪表攀登沿(或许衰落沿)跳变要错开,即使这两个暴涨加起来,朕不克不及以誓言约束DFF能对精确的记载停止抽样。,在此时期点设置/包含使不满意 time需求,会亚稳态的发作,朕采样的记载可能性是摇荡中央的资格的值。,这不是朕希望的事的记载。。
  • 与此类推,异步重新安置端与clk端当中也在着类推的时序约束相干,为了精确不乱地sample到异步重新安置端的reset发信号,朕需求reset发信号在clk攀登沿(或许衰落沿)跳变的前后音长时期内包含不乱,不要跳变。CLK暴涨边界不得已不乱屯积的最短时期称为回复。 time,CLK暴涨后的最短时期称为移除。 time。即使重拨发信号在此时期窗口中暴涨,不肯定reset终于有缺勤放开成(类推setup+hold时期窗口内,记载不做,亚稳态的发作,示例获取的值是摇荡的中央的资格值。在集成周游设计行动方向中,朕将 recovery和removal time的,即使使不满意,朕会检查规划金属线缝合术的清算(后端的清算)让周游满意这么必要条件(使具有某种结构执意让reset跳变沿和clk跳变沿错开);然而向FPGA的设计,朕普通不采取异步放开的办法,因FPGA的规划和金属线缝合术几乎缺勤清算的租房,相向IC设计,FPGA后端的规划和金属线缝合术大体上是检查器完成或结束的。,因而朕很难清算规划和金属线缝合术来满意这么需求,因而朕普通就会坦率地用异步重新安置同时在的放开的办法来让reset跳变沿和clk跳变沿错开。

最末,朕来谈谈同时在的数字周游的设置/包含 timing 反省的实质。

同时在的数字周游的根本单元是两级DFF,中央的是一组结成逻辑,记载由CLK把持,逐步加背书于,自然,在转让行动方向中,检查复合逻辑停止记载处置和替换;但在推论的盖里,结成逻辑不得已是Burre,诸如data检查到处的处置继后预备检查DFF转让到居后地单元的时辰,什么确保二级DFF采取不乱可靠性的DAT?,而不是中央的的记载?!(比如),假定朕这时的记载是独一8位用公共汽车运送发信号,过程前,1111_,检查结成逻辑处置完继后朕希望适宜1111_1111;朕确信最末四位从0变为1必要时期,因规划和Wirin,不克不及同时将4位从0更顶替1,必然有钻头前任体,稍许地位在1继后塑造;也执意说,在从1111_0000变为1111_1111的行动方向中,可能性会在1111_1000/1111_1100/1111_1101/…诸如此类如此的中央的态记载,当记载还在中央的时,朕无法对其停止采样,要不然,朕得不到希望值,朕实践设置/包含 时期以誓言约束,即:即使周游中间的承认DFF都已设置/hol 时期可以满意,表现data抵达D端的时期比clk跳变沿拨准的快慢超越了setup时期(另外的,即使设置 包含时期windo中间的记载仍在换衣,不得已有设置/包含 timing VIO),如此,朕查过了 承认DFF的设置/保存 timing来间接地以誓言约束承认DFF采到的值都是检查结成逻辑处置而且处置终了继后不乱可靠性的值。(更精确地说,检查包含 timing check来以誓言约束sample到的值是检查结成逻辑处置继后的值而不是上一笔的data,检查设置 time来以誓言约束sample到的是检查结成逻辑处置终了继后而且不乱着陆的值)

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